Техническое описание опции FPGA-PCB Co-Design для PADS Professional
Обзор
Современные мощные и многовыводные ПЛИС предоставляют инженерам большие возможности для улучшения потребительских свойств и функциональности при одновременном снижении стоимости продуктов. При интеграции ПЛИС на печатную плату возникает множество сложных задач. Сотни логических сигналов необходимо портировать на физические выводы устройства при одновременном контроле электрической целостности проекта. Рост сложности ПЛИС также требует продвинутых технологий синтеза для скорейшего достижения временного согласования, минимизации влияния изменений в проекте и обеспечения требований технического задания.
Данные задачи успешно решаются в PADS Professional с опцией FPGA-PCB Co-Design благодаря параллельной разработке ПЛИС и печатной платы в сквозном маршруте с HDL-синтезом и оптимизацией выводов ПЛИС.
Этот интерфейс между средой разработки HDL-кода и физической реализацией на плате успешно решает вопросы снижения стоимости производства и выхода на рынок.
Среда интуитивного логического синтеза включает мощную технологию оптимизации, лучший в своем классе временной анализ и продвинутую технологию маршрутизации выводов для ПЛИС от любых производителей, что значительно ускоряет время выхода на рынок, устраняет проектные дефекты и обеспечивает наивысшее качество.
Рис. 1. FPGA I/O оптимизирует расстановку выводов для улучшения трассируемости и целостности сигналов
Особенности и преимущества
- Снижение времени на проектирование благодаря параллельным процессам разработки платы и ПЛИС.
- Снижение стоимости платы благодаря снижению количества слоев.
- Исключаются дополнительные итерации доработки проекта из-за некорректных символов ПЛИС на печатной плате.
- Используется высокоскоростная оптимизация производительности.
- Исключение затрат на создание и поддержку символов ПЛИС для схемы.
Оптимизация выводов ПЛИС
Интеграция в маршрут разработки
I/O оптимизация тесно интегрирована с маршрутом разработки PADS Professional и доступна на любой стадии проектирования. Схема, топология и ПЛИС всегда остаются синхронизироваными, что дает пользователям полный контроль над данными проекта. Также разработчики схемы всегда могут решить, когда данные ПЛИС (новые или обновленные) необходимо передать в редактор топологии.
Перед размещением и трассировкой алгоритм I/O оптимизации задействует данные проекта PADS для компоновки и наилучшей расстановки выводов. Результаты экспортируются в топологию, а компоненты ПЛИС управляются на уровне проекта или корпоративной библиотеки.
Назначение выводов и сигналов
Ручное портирование сотен HDL-сигналов на выводы ПЛИС в сочетании с необходимостью придерживаться строгих ограничений правил производителя является сложной задачей. PADS Professional упрощает данные процессы благодаря простой в использовании функциональности для авторазмещения, инспектирования стандартов сигналов, размещению по технологии drag&drop, поддержке операций над группами объектов и динамической фильтрации. Вместе эти функции превращают портирование сигналов в простую операцию. Вы сможете на любом этапе разработки в маршруте ПЛИС-печатная плата контролировать изменения сигналов и вовремя вносить их в проект.
Автоматическая генерация компонентов и символов
Особенности устройств ПЛИС требуют различных подходов к процессу генерации символов. Логика ПЛИС как правило меняется много раз в цикле разработки и символы должны соответствовать этим изменениям. Опция FPGA-PCB Co-Design дает вам набор мощных инструментов, которые упрощают и ускоряют создание символов, а также исключают ошибки при сохранении полного контроля над этим процессом. В сравнении с ручным созданием символов вы получаете радикальное сокращение времени – от дней и часов до нескольких минут.
Компоновка
Важнейшая фаза в разработке печатной платы – это размещение компонентов и их ориентация на плате. Компоновка может выполняться до или во время разработки топологии. Для разработчиков и конструкторов это важное преимущество, так как есть возможность назначать выводы уже на ранних стадиях разработки, оптимизируя размещение и ориентацию компонентов, а также сокращать длину связей и количество их пересечений.
FPGA Multi Instance and Optimization
Одна и та же ПЛИС может выполнять разные логические функции в независимых проектах или в пределах одного проекта. PADS Professional I/O Optimization автоматически учитывает такую ситуацию при разработке проекта. Устройства ПЛИС, представленные множеством различных функциональных символов, попадают в BOM в полном соответствии с нумерацией от производителей. Успешную оптимизацию соединений между двумя или более ПЛИС практически невозможно выполнить вручную. PADS Professional с опцией FPGA-PCB Co-Design при помощи алгоритма оптимизации оценивает все возможные комбинации соединений для достижения оптимального результата. Пересечения цепей, образованные при начальном назначении портов, также минимизируются для достижения хорошей трассируемости на плате.
Синтез ПЛИС
Продвинутые алгоритмы оптимизации
Набор уникальных алгоритмов оптимизации направлен на те задачи проектирования, которые оказывают существенное влияние на производительность, как, например, конечные автоматы, перекрестные многоуровневые маршруты и маршруты с избыточной комбинаторной логикой. Эти алгоритмы обеспечивают автоматизированный эвристический подход к уменьшению и ускорению проектов без необходимости ручного проектирования.RTL и технологические вьюверы
Когда проект скомпилирован, то он представляется в виде схемы регистрового уровня. После синтеза создается технологически ориентированная база данных в виде схемы, влияющей на эту базу. Схемотехнические вьюверы помогают понять, как регистровые передачи интерпретированы и портированы на используемую технологию ПЛИС.
Независимость от производителя
Синтез поддерживает устройства от Intel Altera, Lattice, Microsemi и Xilinx. Таким образом, вы можете использовать один и тот же HDL-код и ограничения для портирования на любое устройство с целью получения синтезированного нетлиста, который затем можно использовать для размещения и трассировки в соответствующих приложениях от производителей ПЛИС. Такая независимая платформа позволяет легко перенастраивать и анализировать результаты для любой ПЛИС, позволяя вам подобрать наилучшее устройство для проекта.
Рис. 2. Расширенная технология синтеза в независимой среде обеспечивает использование архитектурных особенностей конкретного устройства ПЛИС
Преобразование тактовых сигналов
Разработчики СБИС обычно используют стробированные генераторы тактовых сигналов для управления питанием и других целей. Однако при тестировании на ПЛИС эти генераторы могут приводить к большим расфазировкам, создавать помехи и требуют временного анализа. Встроенные тактовые генераторы преобразуются автоматически с использованием соответствующих сигналов разрешения, доступных в ПЛИС.
Оптимизация блоков DSP и RAM
Современные устройства ПЛИС в дополнении к стандартным логическим блокам содержат встроенные блоки DSP и RAM. Для инструментов синтеза критически важным становится возможность работы с различными стилями кодирования RTL и применения их для соответствующих блоков DSP и RAM, что необходимо для наилучшего использования ресурсов и производительности. Опция PADS Professional FPGA-PCB Co-Design имеет расширенные возможности вывода и оптимизации для максимального использования встроенных ресурсов и получения наилучшего покрытия и частоты.
Поддержка любых внешних приложений
Дополнительно к поддержке ПЛИС от четырех ключевых производителей опция PADS FPGA-PCB Co-Design обеспечивает полную поддержку приложений от производителей ПЛИС, таких как Altera Quartus II, Lattice Diamond и ispLEVER, Microsemi Libero и Designer, а также Xilinx ISE и Vivado.Упрощенный маршрут ограничений
Чтобы соответствовать современным комплексным маршрутам разработки на ПЛИС, поддерживается большое количество источников ограничений, включая те, которые указаны в коде HDL, SDC-файлах и глобальных ограничениях, которые устанавливаются в самом приложении. Важно указать общие временные ограничения, такие как тактовая частота, задержки ввода/вывода и исключения по времени (например, многоцикловые и ложные пути во время синтеза) для обеспечения оптимальных результатов синтеза.Поддержка Verilog, SystemVerilog и VHDL
Имея лучшую в отрасли языковую поддержку Verilog, SystemVerilog и VHDL/VHDL-2008, разработчики могут использовать любую комбинацию этих форматов для создания и синтеза RTL-проектов и достижения оптимальных результатов.